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標題: DDS的AM調幅信號實現 語言為verilog [打印本頁]
作者: supercodeman    時間: 2018-7-6 15:20
標題: DDS的AM調幅信號實現 語言為verilog
詳情見附件，所用語言為verilog。
源碼
  1. module AM_Sine
  2. (
  3. input clk,
  4. input [15:0]Usine_1k,
  5. input [15:0]Sine_Range,
  6. input [15:0] M,                              //調制度0.1~1,設為0~65536，最后除以65536 用位移來操作2^16次方
  7. output [15:0]AM_OUT,
  8. output [15:0]AM_Tiaozhi,
  9. output [15:0]Reg_Zai
  10. );
  11. wire [15:0]Sine_sign=Sine_Range+16'h8000;//有符號數

  13. wire [15:0]Zaibo;
  14. reg [2:0]zero=0;
  15. //assign Zaibo[15:0]=zero[0]+Sine_Range[14:0];

  17. assign Zaibo=Sine_Range>>1;

  19. reg [15:0]Reg_Zaibo=0;
  20. always @(clk)
  21. begin
  22.         if(Sine_Range[15])begin
  23.         Reg_Zaibo=Zaibo;   
  24.         end
  25.         else begin
  26.         Reg_Zaibo=32768-Zaibo; //最高位為0時是正數
  27.         end
  28. end
  29. assign Reg_Zai=Reg_Zaibo;

  31. wire [15:0]Sine_1k;
  32. assign Sine_1k=Usine_1k>>1;
  33. wire [31:0]Ma_Tiaozhi;
  34. wire [15:0]TiaoZhi;
  35. wire [15:0]M_1=65535-M;
  36. wire [15:0]constant=32768;
  37. wire [31:0]result1;
  38. wire [31:0]result2;
  39. wire [31:0]RMa_Tiaozhi;
  40. assign Ma_Tiaozhi=result1+result2;
  41. assign RMa_Tiaozhi=Ma_Tiaozhi>>16;
  42. //assign TiaoZhi[15:0]=RMa_Tiaozhi[15:0];
  43. assign TiaoZhi[15:0]=Ma_Tiaozhi[31:16];//加一個偏移



  47. assign AM_Tiaozhi=TiaoZhi;


  50. wire [31:0]AM_OUT32;
  51. wire [31:0]AM_OUT16;
  52. assign AM_OUT16=AM_OUT32>>16;
  53. wire [15:0]UAM_OUT;
  54. assign {UAM_OUT[15:0]}=Sine_Range[15]+AM_OUT16[14:0];
  55. //assign {UAM_OUT[15:0]}=AM_OUT32[31:16];
  56. //assign AM_OUT=UAM_OUT+16'h8000;
  57. //assign AM_OUT=UAM_OUT;



  61. //always @(clk)begin
  62. //RMa_Tiaozhi=Ma_Tiaozhi>>16;
  63. //end
  64. Mult16_16_clk        Mult1 (
  65.         .clock ( clk),
  66.         .dataa ( Usine_1k),       //Usine_1k--->Sine_1k
  67.         .datab ( M),
  68.         .result ( result1 )
  69.         );
  70. Mult16_16_clk        Mult2 (
  71.         .clock ( clk ),
  72.         .dataa ( constant),
  73.         .datab ( M_1 ),
  74.         .result ( result12)
  75.         );
  76. Mult16_16_clk        Mult3 (
  77.         .clock ( clk ),
  78.         .dataa ( Reg_Zaibo),  //Zaibo->Reg_Zaibo
  79.         .datab ( TiaoZhi),//Tiaozhi->Usine_1k
  80.         .result ( AM_OUT32)
  81.         );
  82. Mult_Sign        Mult4 (
  83.         .clock ( clk ),
  84.         .dataa ( test ),
  85.         .datab ( Sine_sign ),   
  86.         .result ( result_sig )
  87.         );
  88. wire [16:0]Tiaozhi_17=RMa_Tiaozhi[16:0];  
  89. //assign Tiaozhi_17=RMa_Tiaozhi[;        
  90. wire [32:0]result_sig;
  91. wire [32:0]result_sign;
  92. assign result_sign=result_sig-33'h100000000;
  93. assign {AM_OUT[15:0]}=result_sign[32:17];

  95. wire [31:0]tiao=((Usine_1k*M)+(16'h8000*M_1))>>16;
  96. wire [16:0]test=tiao[16:0];

  98. endmodule
復制代碼


AM_Sine.rar

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產生調幅信號



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