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標題: EDA DDS信號發生器設計報告 [打印本頁]

作者: hzhua 時間: 2018-7-30 10:16
標題: EDA DDS信號發生器設計報告
杭州電子科技大學
無線電暑期實驗
設計報告
實驗名稱：DDS信號發生器

一．方案論證與比較
一、       信號發生部分
方案一：采用模擬分立元件或者單片壓控函數發生器MAX038，可產生正弦波、方波、三角波，通過調整外部參數可改變輸出頻率，但采用模擬器件由于元件分散性太大，即使使用單片函數發生器，參數也與外部分布參數相關，頻率穩定度差，精度低，抗干擾能力低。
方案二：采用鎖相式頻率合成方案。優點在于頻率穩定，頻率范圍比較大。但是頻率受       VCO可變頻率范圍的影響，高低頻率比不可以做的很高。
方案三：采用DDS直接合成的方法，DDS是第三代頻率合成技術，它突破了前幾種頻率合成法的原理,從“相位”的概念出發進行頻率合成。這種方法不僅可以產生不同頻率的正弦波,而且可以控制波形的初始相位，還可以用DDS方法產生任意波形。利用專用的DDS芯片產生的信號頻率準確，頻率分辨率高，易于控制，而且電路相對簡單易行，這是目前比較常用的方案，最終選擇此方案。
二、基本性能要求：
（1）正弦波輸出頻率范圍：1kHz～10MHz
輸出頻率范圍只要通過改變DDS內部分頻器即可進行控制，再選擇性能足夠的DAC芯片DAC990即可。
（2）具有頻率設置功能，頻率步進：100Hz
頻率設置可通過頻率控制字使用FPGA按鍵進行控制，而且步進數值也可以任意設置。
（3）輸出信號頻率穩定度：優于10-4
（4）輸出電壓幅度：在負載電阻上的電壓峰-峰值Vopp≥1V
（5）失真度：用示波器觀察時無明顯失真。
三、發揮部分性能要求：
只要在ＤＤＳ內部加上相應控制如調頻控制ＦＭ、調相控制ＰＭ和調幅控制ＡＭ，即可以方便靈活地實現調頻、調相和調幅功能，產生ＦＳＫ、ＰＳＫ、ＡＳＫ和ＭＳＫ等信號。
（1）增加輸出電壓幅度：在頻率范圍內負載電阻上正弦信號輸出電壓的峰-峰值Vopp=6V±1V；
DDS信號發生器的AM調制將主波作為載波,副波作為調制信號,調制后輸出,還可將外部輸入作為調制信號,調制到主波上輸出。文中以25MH z通用DD S函數信號發生器上的AM功能設計要求為例,討論并提出了一種基于FPGA的AM設計方法。并列舉出具體的應用案例。
AM調制即幅度調制,它是正弦載波的幅度隨調制信號線性變化的過程,若載波的信號為
c(t)=K0 cos(c t+0)
則調制后的信號為
SAM(t)=K 0m(t)cos(c t+0)
式中:K 0為常數,為了方便分析,常令其為1;c為載波頻率;0為載波相位;m(t)為待調制信號;SAM(t)為已調制信號。AM調制信號離散數學表達式為:
s(nTs)=[1+M x(nT s)]cos c nT s
式中:M為調制度;c為載波信號的頻率;T s為采樣時間間隔。AM調制的結構框圖如圖1所示。

圖1 AM調制框圖根據AM數字信號調制原理及結構框圖可見,調制器的輸入端有調制信號、載波信號、調制度。
具體的實現方法是:調制信號先與調制度m相乘,再與量化值相加(即在信號上疊加一個直流電平),疊加完的信號再與載波信號相乘,輸出的信號就是常規雙邊帶調幅波信號。這里需要注意量化值的選取,量化值選取的數值要保證疊加后的信號大于零。
（2）產生模擬幅度調制(AM)信號：在1MHz~10MHz范圍內調制度ma可在10%～100%之間程控調節，步進量10%，正弦調制信號頻率為1kHz，調制信號自行產生；
（3）產生模擬頻率調制(FM)信號：在100kHz~10MHz頻率范圍內產生10kHz最大頻偏，且最大頻偏可分為5kHz/10kHz二級程控調節，正弦調制信號頻率為1kHz，調制信號自行產生；
（4）產生二進制PSK、ASK信號：在100kHz固定頻率載波進行二進制鍵控，二進制基帶序列碼速率固定為10kbps，二進制基帶序列信號自行產生；
二．總體方案設計
DDS信號發生器采用直接數字頻率合成技術，把信號發生器的頻率穩定度、準確度提高到與基準頻率相同的水平，并且可以在很寬的頻率范圍內進行精細的頻率調節。采用這種方法設計的信號源可工作于調制狀態，可對輸出電平進行調節，也可輸出各種波形。它主要由四部分組成：
第一部分為相位累加器，用于決定輸出信號頻率的范圍和精度；
第二部分為正弦函數功能表（波形存儲器），用于存儲經量化和離散后的正弦函數的幅值；
第三部分為D/A轉換，可產生所需的模擬信號；
第四部分為低通濾波，用來減少量化噪聲、消除波形尖峰。
根據其原理，可以有3個方案選擇：
方案一：采用模擬鎖相環實現。
模擬鎖相環技術是一項比較成熟的技術。應用模擬鎖相環，可將基準頻率倍頻，或分頻得到所需的頻率，且調節精度可以做到相當高、穩定性也比較好。但模擬鎖相環模擬電路復雜，不易調節，成本較高，并且頻率調節不便且調節范圍小，輸出波形的毛刺較多，得不到滿意的效果。
方案二：采用直接數字頻率合成，用單片機作為核心控制部件，能達到較高的要求，實現各種波形輸出，但受限于運算位數和運算速度，產生的波形往往達不到滿意效果，并且頻率可調范圍小，很難得到較高頻率，并且單片機的引腳少，存儲容量少，這就導致了外圍電路復雜。
方案三：采用直接數字頻率合成，用FPGA器件作為核心控制部件，精度高穩定性好，得到波形平滑，特別是由于FPGA的高速度，能實現較高頻率的波形。控制上更方便，可得到較寬頻率范圍的波形輸出，步進小，外圍電路簡單易實現。
因此采用方案三。
電路原理圖：
信號產生模塊：
DAC模塊：
三．理論分析和計算
DDS的原理框圖如圖2所示。圖中相位累加器可在每一個時鐘周期來臨時將頻率控制字（FTW）所決定的相位增量M累加一次，如果記數大于2，則自動溢出，而只保留后面的N位數字于累加器中。
圖2 DDS原理框圖
DDS的數學模型可歸結為：在每一個時鐘周期T內，頻率控制字M與N比特相位累加器累加一次，并同時對2取模運算，得到的和（以N位二進制數表示）作為相位值，以二進制代碼的形式去查詢正弦函數表ROM，將相位信息轉變成相應的數字量化正弦幅度值，ROM輸出的數字正弦波序列再經數模轉換器轉變為階梯模擬信號，最后通過低通濾波器平滑后得到一個純凈的正弦模擬信號。
由于ROM表的規模有限，相位累加器一般僅取高位作為尋址地址送入正弦查詢表獲得波形幅度值。正弦查詢表中以二進制數形式存入用系統時鐘對正弦信號進行采樣所得的樣值點，可見只需改變查詢表內容就可實現不同的波形輸出。
2.1.2 DDS的結構
DDS的基本結構包括相位累加器、正弦查詢表（ROM）、數模轉換器（DAC）和低通濾波器（LPF），其中從頻率控制字到波形查詢表實現由數字頻率值輸入生成相應頻率的數字波形，其工作過程為：
⑴確定頻率控制字M；
⑵在時鐘脈沖f的控制下，該頻率控制字累加至相位累加器生成實時數字相位值；
⑶將相位值尋址ROM轉換成正弦表中相應的數字幅碼。
模塊DAC實現將數字幅度值高速且線性地轉變為模擬幅度值，DDS產生的混疊干擾由DAC之后的低通濾波器濾除。
㈠相位累加器
相位累加器是DDS最基本的組成部分，用于實現相位的累加并存儲其累加結果。若當前相位累加器的值為Σ，經過一個時鐘周期后變為Σ，則滿足
Σ=Σ+M
Σ為一等差數列，不難得出：Σ=nM+Σ
其中Σ為相位累加器的初始相位值。
㈡正弦查詢表（ROM）
DDS查詢表所存儲的數據是每一個相位所對應的二進制數字正弦幅值，在每一個時鐘周期內，相位累加器輸出序列的高m位對其進行尋址，最后的輸出為該相位相對應的二進制正弦幅值序列。
㈢數模轉換器（DAC）
數模轉換器的作用是將數字形式的波形幅值轉換成所要求合成頻率的模擬形式信號。DAC有電壓和電流輸出兩種，其輸出的信號并不能真正連續可變，而是以其絕對分辨率為最小單位的，所以其輸出實際上是一個階梯模擬信號。
2.1.3 DDS的優點
正由于DDS采用全數字技術，從概念到結構都有很大的突破，所以它具有其他頻率合成所無法比擬的優越性。
①頻率分辨率高。若時鐘頻率不變，DDS頻率分辨率僅由相位累加器位數來決定，也就是理論上的值越大，就可以得到足夠高的頻率分辨率。目前，大多數DDS的分辨率在1Hz數量級，許多都小于1mHz甚至更小，這是其他頻率合成器很難做到的。
②工作頻帶較寬。根據Nyquist定律，只要輸出信號的最高頻率分辨率分量小于或等于f/2就可以實現。而實際當中由于受到低通濾波器設計以及雜散分布的影響限制，僅能做到40%f左右。
③超高速頻率轉換時間。DDS是一個開環系統，無任何反饋環節，這種結構使得DDS的頻率轉換時間極短。DDS的頻率轉換時間可達到納秒數量級，比使用其它的頻率合成方法都要小幾個數量級。
④相位變化連續。改變DDS輸出頻率，實際上改變的是每一個時鐘周期的相位增量，相位函數的曲線是連續的，只是在改變頻率的瞬間其頻率發生了突變，因而保持了信號相位的連續性。
⑤具有任意輸出波形的能力。只要ROM中所存的幅值滿足并且嚴格遵守Nyquist定律，即可得到輸出波形。例如三角波、正弦波和矩形波。
⑥具有調制能力。由于DDS是相位控制系統，這樣也就有利于各種調制功能。
2.2波形產生分析
圖3正弦波產生框圖
相位累加器為32位累加器，輸出為0～（2-1），作為正弦查詢表的地址輸入端。正弦表中存放一個周期的正弦波內的2個點的數據，輸出f為一正弦波，其頻率由頻率控制字進行調節，輸出頻率：
f=f/2FTW
最小頻率分辨率：
f=f/2
其中N為相位累加器的位數，FTW為頻率步進控制字，f為時鐘頻率，輸出信號頻率主要取決于頻率控制字FTW。當FTW增大時，f可以不斷增加，綜合考慮Nyquist采樣定理，最高輸出頻率應小于f/2。根據實驗所得，實際工作頻率應小于f/3。
由于本論文只要求設計出最高為1MHz的信號，根據DA及FPAG的速度，可以很容易地滿足設計需要。本例中選用32M的CLK時鐘，在輸出最高1MHz的信號時，波形在一個周期內仍有32個點，能夠完整描述出波形。
f=f/2=32×10/2=0.00745058
所以可以實現1Hz步進，當輸出1Hz時，頻率控制字FTW=1/f=134.217728。由于頻率控制字是由NIOS系統提供的，考慮到浮點運算所占資源太多，所以把浮點運算改為定點運算。則當輸出其他任意頻率f時Nios內部算法為：
FTW=f×134+f×21/100+f×77/10000+f×28/1000000
3總體設計
各模塊功能如下：
一、由FPGA及DAC為本系統的核心器件。主要完成功能：
采用DDS技術基于FPGA設計信號發生模塊，產生要求的信號序列；
二、通過采用DAC0832芯片設計成DAC模塊來實現數模轉換輸出到示波器中。
四．軟硬件的系統設計
信號產生部分使用Quartus 2來設計。
原理圖）：
PCB設計：
實物圖：
五．測試
SignalTap仿真波形如下：
硬件測試結果如下：
六．總結
本次實驗是基于FPGA的DDS信號發生器。通過方案論證，采用直接數字頻率合成技術，經過硬件電路設計，將DDS技術與FPGA相結合，輸出正弦波、三角波和方波。實現了產生具有較高的頻率分辨率的平滑波形，可實現快速的頻率切換，并且在改變時能夠保持相位的連續、很容易實現頻率、相位和幅度的數控調制。
通過本次實驗我學會了制作DDS信號發生器和DAC轉化器，并學會了使用仿真軟件Signal Tap，進一步深入了解了Quartus2和AD軟件的使用細節，為以后的深入學習電子專業知識打下了深厚的基礎。
參考文獻：
1、百度搜索引擎
2、電子發燒友網
3、數字電子技術基礎（科學出版社）
4、EDA技術實用教程（科學出版社）

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