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標(biāo)題: verilog任務(wù)調(diào)用 [打印本頁(yè)]

作者: zxopenljx 時(shí)間: 2020-10-4 16:30
標(biāo)題: verilog任務(wù)調(diào)用
雖然任務(wù)中不能出現(xiàn) initial 語(yǔ)句和 always 語(yǔ)句語(yǔ)句，但任務(wù)調(diào)用語(yǔ)句可以在 initial 語(yǔ)句
和 always 語(yǔ)句中使用，其語(yǔ)法形式如下：
task_id[(端口1, 端口 2, ........, 端口 N)];
其中 task_id是要調(diào)用的任務(wù)名，端口 1、端口 2，…是參數(shù)列表。參數(shù)列表給出傳入任
務(wù)的數(shù)據(jù)（進(jìn)入任務(wù)的輸入端）和接收返回結(jié)果的變量（從任務(wù)的輸出端接收返回結(jié)果）。
任務(wù)調(diào)用語(yǔ)句中，參數(shù)列表的順序必須與任務(wù)定義中的端口聲明順序相同。任務(wù)調(diào)用語(yǔ)句是
過(guò)程性語(yǔ)句，所以任務(wù)調(diào)用中接收返回?cái)?shù)據(jù)的變量必須是寄存器類(lèi)型。下面給出一個(gè)任務(wù)調(diào)
用實(shí)例。

例：通過(guò) Verilog HDL 的任務(wù)調(diào)用實(shí)現(xiàn)一個(gè) 4 比特全加器。

module EXAMPLE (A, B, CIN, S, COUT);

input [3:0] A, B;
input CIN;
output [3:0] S;
output COUT;

reg [3:0] S;
reg COUT;
reg [1:0] S0, S1, S2, S3;

task ADD;

input A, B, CIN;
output [1:0] C;

reg [1:0] C;
reg S, COUT;

begin

S = A ^ B ^ CIN;
COUT = (A&B) | (A&CIN) | (B&CIN);
C = {COUT, S};
end
endtask

always @(A or B or CIN) begin
ADD (A[0], B[0], CIN, S0);
ADD (A[1], B[1], S0[1], S1);
ADD (A[2], B[2], S1[1], S2);
ADD (A[3], B[3], S2[1], S3);
S = {S3[0], S2[0], S1[0], S0[0]};
COUT = S3[1];
end
endmodule

在調(diào)用任務(wù)時(shí)，需要注意以下幾點(diǎn)：
（1）任務(wù)調(diào)用語(yǔ)句只能出現(xiàn)在過(guò)程塊內(nèi)；
（2）任務(wù)調(diào)用語(yǔ)句和一條普通的行為描述語(yǔ)句的處理方法一致；
（3）當(dāng)被調(diào)用輸入、輸出或雙向端口時(shí)，任務(wù)調(diào)用語(yǔ)句必須包含端口名列表，且信號(hào)
端口順序和類(lèi)型必須和任務(wù)定義結(jié)構(gòu)中的順序和類(lèi)型一致。需要說(shuō)明的是，任務(wù)的輸出端口
必須和寄存器類(lèi)型的數(shù)據(jù)變量對(duì)應(yīng)。
（4）可綜合任務(wù)只能實(shí)現(xiàn)組合邏輯，也就是說(shuō)調(diào)用可綜合任務(wù)的時(shí)間為“0” 。而在面
向仿真的任務(wù)中可以帶有時(shí)序控制，如時(shí)延，因此面向仿真的任務(wù)的調(diào)用時(shí)間不為“0” 。

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