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標題: [CPLD] signaltap波形與實際邏輯不相符，怎么辦？ [打印本頁]
作者: ywzqdpj    時間: 2022-12-18 10:47
標題: [CPLD] signaltap波形與實際邏輯不相符，怎么辦？
請教一個問題，我用的CPLD是altera的max ii；目前的情況是：有7個io引腳，當7個io引腳(data_in)其中任何一個變化的時候要產生一個FIFO寫使能脈沖(wrreq)；其中data_in是輸入的7個io引腳，pre_data_in是上個clk周期data_in的值，當pre_data_in != data_in的時候，會產生一個寫使能脈沖（wrreq = 1）。問題1：當pre_data_in == data_in的時候也會莫名其妙的產生脈沖，見下圖。
問題2：當data_in發生變化的時候，pre_data_in應該在下個周期也跟著變化，但是會概率性不會發生變化，如下圖。

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代碼圖.png

問題1.png (46.84 KB, 下載次數: 43)

問題1.png

問題2.png (43.74 KB, 下載次數: 50)

問題2.png
作者: ywzqdpj    時間: 2022-12-22 15:23
是不是按鍵抖動的原因？



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