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標題: IC設計流程 [打印本頁]

作者: 51黑黑黑 時間: 2016-2-21 17:13
標題: IC設計流程
今天徹底無語了，一個學弟問我，從Schematic到GDSⅡ的流程是什么，我竟然答之，仿真、綜合、布局布線……事后，覺得不太對，查了一下資料，那里是不太對啊，簡直是一點都不對，暴寒啊，也許是自己真是好久沒做IC方面的東西了。

一般的IC設計流程可以分為兩大類：全定制和半定制，這里我換一種方式來說明。

　　　　1.1 從RTL到GDSⅡ的設計流程：

這個可以理解成半定制的設計流程，一般用來設計數字電路。

整個流程如下（左側為流程，右側為用到的相應EDA工具）：

一個完整的半定制設計流程應該是：RTL代碼輸入、功能仿真、邏輯綜合、形式驗證、時序/功耗/噪聲分析，布局布線（物理綜合）、版圖驗證。

至于FPGA設計，開發起來更加簡單，結合第三方軟件（像Modelsim和Synplify Pro），兩大FPGA廠商Altera和Xilinx自帶的QuartusⅡ和ISE開發平臺完全可以應付與之有關的開發。

整個完整的流程可以分為前端和后端兩部分，前端的流程圖如下：

前端的主要任務是將HDL語言描述的電路進行仿真驗證、綜合和時序分析，最后轉換成基于工藝庫的門級網表。

后端的流程圖如下，這也就是從netlist到GDSⅡ的設計流程：

后端的主要任務是：

（1）將netlist實現成版圖（自動布局布線APR）

（2）證明所實現的版圖滿足時序要求、符合設計規則（DRC）、layout與netlist一致（LVS）。

（3）提取版圖的延時信息（RC Extract），供前端做post－layout 仿真。

1.2從Schematic到GDSⅡ的設計流程：

這個可以理解成全定制的設計流程，一般用于設計模擬電路和數模混合電路。

整個流程如下（左側為流程，右側為用到的相應EDA工具）：

一個完整的全定制設計流程應該是：電路圖輸入、電路仿真、版圖設計、版圖驗證（DRC和LVS）、寄生參數提取、后仿真、流片。

作者: 51黑專家 時間: 2016-5-10 04:06
呵呵，插一個通知...
為讓“電子精靈”起到更好的溝通交流效果，現在對五個電子精靈群進行調整。使大家的交流更具針對性，更有利于個人的提高。
調整主要參考目前群總人數及主要電子技術方向。下面列出各群的群號及簡單描述，請大家按描述找到與自己比較貼近的群選擇加入。因為群資源有限，加入新群后請退出原群，每個號只允許加入到一個群，這也是對大家的尊重，還希望大家配合。轉群的話請在新群的加入申請中提出自己是從哪個群轉出。
另外需要大家經常交流技術問題，因為一些群資源緊張，對三個月內未發言或總發一些無聊信息以示某人存在的朋友將刪除出群。希望大家諒解，如因故長期未能發言被刪除群的話，想再重新加入重新申請即可，如果群人數未滿不影響加入。
對于電子精靈（庭堂）這個群，申請前需提供加入者本人編寫的技術資料文檔一份，并且需審查后才能通過（具體哪方面不限，電子相關技術文檔即可）。這樣是為了保證大家都有一定的水平，并且保證大家都是樂于交流、共享。提交文檔以電子郵件方式發送到zjd01@eyou.com。
歡迎喜歡電子喜歡交流的朋友加入。

32973896--電子精靈(閑學):為初學者提供的交流空間，以電子技術交流為主，或者討論電子相關的話題，讓初學者增加對電子的認識。
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歡迎光臨 (http://www.zg4o1577.cn/bbs/)