標(biāo)題: SignalTap II觀測(cè)wire型數(shù)據(jù) [打印本頁(yè)]
作者: 51黑黑黑 時(shí)間: 2016-2-23 03:21
標(biāo)題: SignalTap II觀測(cè)wire型數(shù)據(jù)
wire型數(shù)據(jù) readdata和writedata，綜合以后不能添加到SignalTap中觀測(cè)。 
在待觀察的wire信號(hào)旁邊加上/*synthesis keep*/;
wire [31:0] readdata /* synthesis keep = 1 */;
對(duì)于沒有output的reg信號(hào)，Quartus在綜合時(shí)也采用了最佳方式，因此，在SIgnalTap II中不能觀察該信號(hào)。
解決方法：
對(duì)于reg信號(hào)則加/*synthesis noprune*/ 或者 /* synthesis preserve */
兩者的不同之處在于：
/*synthesis noprune*/避免Quartus II優(yōu)化掉沒output的reg。
/*synthesis preserve*/避免Quartus II將reg優(yōu)化為常數(shù)，或者合并重復(fù)的reg。
若是想觀察整個(gè)模塊中的reg信號(hào)，則在module之后添加/*synthesis noprune*/
module test（clk，rst，data）/*synthesis noprune*/ ；
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