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標題: 上拉電阻和下拉電阻選取經驗大合集 [打印本頁]

作者: 芯片去字筆 時間: 2017-5-25 23:27
標題: 上拉電阻和下拉電阻選取經驗大合集
上拉電阻

1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。【TTL-CMOS匹配輸出電平】

2、OC(集電極開路，TTL) 或OD(漏極開路，COMS)輸出必須加上拉電阻，才能使用。假如有一個三態的門帶下一級門.如果直接把三態的輸出接在下一級的輸入上,當三態的門為高阻態時,下一級的輸入就如同漂空一樣.可能引起邏輯的錯誤,對MOS電路也許是有破壞性的.所以用電阻將下一級的輸入拉高或拉低,既不影響邏輯又保正輸入不會漂空【OC】

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。【驅動能力】

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。【輸入阻抗】

5、芯片的管腳加上拉電阻來提高輸出電平,從而提高芯片輸入信號的噪聲容限增強抗干擾能力【噪聲容限】

6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。【EMC】

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。【電阻匹配】

8、可以用來降低輸出電流。設上拉電阻的阻值為R，當輸出低電平時，輸出端的電流為(Vcc - Vsds)/R (設Vsds為CMOS管飽和壓降)，如果直接將OD端接在電源Vcc上，相當于R = 0，這意味著電流過大，從而造成輸出端燒毀。【輸出電流】

9、如果輸出電流比較大，輸出的電平就會降低（電路中已經有了一個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平“拉高”。（就是并一個電阻在IC內部的上拉電阻上，讓它的壓降小一點）。當然管子按需要該工作在線性范圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電平的匹配。

10、需要注意的是，上拉電阻太大會引起輸出電平的延遲。（RC延時）

11、一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地

12、上拉電阻的工作原理圖如右圖
上部的一個Bias Resaitor 電阻因為是接地，因而叫做下拉電阻，意思是將電路節點A的電平向低方向（地）拉；同樣，圖中下部的一個Bias Resaitor 電阻因為接電源（正），因而叫做上拉電阻，意思是將電路節點A的電平向高方向（電源正）拉。當然，許多電路中上拉電阻和下拉電阻中間的那個12k電阻是沒有的或者是看不到的。上圖是RS－485/RS－422總線上的，可以一下子認識上拉電阻和下拉電阻的意思。但許多電路只有一個上拉電阻或下拉電阻，而且實際中，還是上拉電阻的為多。
下拉電阻
和上拉電阻的原理差不多，只是拉到GND去而已，那樣電平就會被拉低。

下拉電阻一般用于設定低電平或者是阻抗匹配(抗回波干擾)

上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，

下拉電阻是用來吸收電流的，也就是灌電流。上拉是對器件注入電流，下拉是輸出電流。
上拉電阻阻值的選擇原則包括
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。

2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。

4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

下拉電阻的設定的原則和上拉電阻是一樣的。

上拉電阻阻值選擇
OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，
例：設輸入端每端口不大于100uA,設輸出口驅動電流約500uA，標準工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平)；2V(高電平門限值)。

選上拉電阻時：
500uA x 8.4K= 4.2即選大于8.4K時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低于0.8V即可。

當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA
200uA x15K=3V即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列
設計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級聯的輸入口，高于低電平門限值就不可靠了）

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