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標題: 自動售貨機的設計與仿真 Verilog HDL課程設計 [打印本頁]

作者: 啦啦啦123456 時間: 2017-10-30 16:41
標題: 自動售貨機的設計與仿真 Verilog HDL課程設計

《Verilog HDL數字系統設計》
《自動售貨機的設計與仿真》
課程設計說明書

仿真波形及分析
分析前仿真波形，每個時鐘周期為 100ns，如圖：在100ns 系統復位，到550ns時，輸入5個wu_jiao信號， get和sell_out信號出現告電平，
持續100ns，表示賣出和取飲料信號。第三組開始輸入信號：在 1050ns且為上升沿時，1 個 yi_yuan 高電平，后接著倆 wu_jiao 高電平，又
一個 yi_yuan 高電平，half_out/get 和 sell_out 信號出現告電平持續100ns，表示分別有賣出、找零和取飲料信號。在1850ns時第5 組測試數據開始，同時為時鐘上升沿，分別有三個 wu_jiao和一個yi_yuan高電平，滿足輸出，get、sell_out 同時為高，持續 100ns,表示分別賣出和取飲料信號。

系統的頂層原理圖如下：

1.本次仿真實驗通過對自動售貨機狀態轉換圖的分析得出其工作原理，并根據工作原理編寫出Verilog HDL源程序；
2.通過仿真驗證，該設計能較好的實現自動售貨機的基本功能；
3.根據仿真結果，仿真輸出與理論值相比有一定的延時，這是系統誤差，難以消除。

三、程序說明
電路變量分析
根據設計要求，共有七個變量。
clk:時鐘輸入；
reset:系統復位信號；
wu_jiao:代表投入五角硬幣；
yi_yuan:代表投入一元硬幣；
half_out:售貨機找回一枚五角硬幣信號；
sell_out:機器售出一瓶飲料；
get:提示投幣者取走飲料。

四、知識點說明
1、從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當于軟件思路。  這時：
wire對應于連續賦值，如 assign
reg 對應于過程賦值，如 always，initial
從綜合的角度來說，HDL 語言面對的是綜合器（如 DC 等），要從電路的角度來考慮。  這時：
1、 wire型的變量綜合出來一般是一根導線； 2、 reg變量在always

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Verilog HDL數字系統設計.pdf (490.37 KB, 下載次數: 52)

作者: 1726739743 時間: 2020-11-27 11:37
這個怎么仿真呢？

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