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EDA實訓萬年歷加鬧鐘Verilog HDL程序

查看數: 6123 | 評論數: 3 | 收藏 2

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發布時間: 2017-12-7 20:32

正文摘要:

本項目為EDA實訓內容，實現的功能是萬年歷和鬧鐘功能。

回復

ID:1037162 發表于 2022-7-14 19:54

博bolt 發表于 2018-11-24 14:55
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路徑問題？路徑有中文好像

ID:421717 發表于 2018-11-24 14:55

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ID:421717 發表于 2018-11-24 14:53

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