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基于FPGA的搶答器包含源碼、演示、文檔

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發布時間: 2020-1-2 21:03

正文摘要:

設計要求：根據所學知識和試驗板的資源，使用Verilog HDL語言設計一個四路搶答器。搶答器可供四組搶答，且有鑒別第一信號和鎖存功能，主持人按下復位鍵后開始搶答，并在數碼管顯示10秒的倒計時，當有人搶答時，數碼 ...

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