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quarters調(diào)用modelsim仿真報錯怎么改啊error(suppressible):(vsim-19)failed to

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發(fā)布時間: 2020-4-6 12:54

正文摘要:

用Verilog寫了adc0809的程序，編譯都沒有問題，但是調(diào)用modelsim之后就出現(xiàn)了下面的錯誤：這個到底哪錯了啊，拿其他程序仿真也是這個問題，看不到時序波形。 error(suppressible):(vsim-19)failed to acces ...

回復(fù)

ID:1001650 發(fā)表于 2022-1-13 11:18

modelsim.ini配置有問題

ID:388929 發(fā)表于 2020-4-7 09:52

終于看到有人問關(guān)于VERILOG的問題了，哈哈，可惜我沒用過MODELSIM

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