module f_div_1(clk,rst,div12);
input clk,rst;
output div12;
reg div12;
reg [2:0]cnt;
always @(posedge clk)
begin
  if(!rst)
   begin cnt<=0;div12<=0;end
  else if(cnt==3'b101)
   begin div12<=~div12;cnt<=0;end
  else
   begin cnt<=cnt+1;end
end
endmodule

已解決！改了下程序。