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FPGA四選一選擇器源碼

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  1. LIBRARY IEEE;
  2. USE IEEE.STD_LOGIC_1164.ALL;
  3. ENTITY mux41 IS
  4.          
  5.         PORT
  6.         (
  7.                 a,b,c,d                : IN        STD_LOGIC;
  8.                 s0,s1 : IN        STD_LOGIC;
  9.                  
  10.                 y        : OUT        STD_LOGIC
  11.         );
  12. END  ;
  13. ARCHITECTURE a OF mux41 IS
  14.         SIGNAL S : STD_LOGIC_VECTOR(1 DOWNTO 0);
  15.          
  16. BEGIN
  17.          S<=s1&s0;
  18.         process (s1,s0)
  19.         begin
  20.          case (S)is
  21.             when "00" =>y<=a;
  22.         when "01" =>y<=b;
  23.         when "10" =>y<=c;
  24.         when "11" =>y<=d;
  25.         end case;
  26.         end process;
  27. END a;
復制代碼

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asd.rar (96.07 KB, 下載次數: 17)


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