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Critical Warning: Synopsys Design Constraints File file not found: FPGA中的警告

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ID:104126 發(fā)表于 2016-1-23 00:15 | 只看該作者 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
在使用quartus ii進(jìn)行FPGA開發(fā)時(shí),遇到如下警告信息:
Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Constraints File is requiredby the TimeQuest Timing Analyzer to get proper timing constraints.Without it, the Compiler will not properly optimize thedesign.

實(shí)際上這個(gè)警告并不影響我的程序的運(yùn)行,但是還是查找了一下相關(guān)的信息,來(lái)解決這個(gè)問題。


言歸正傳,對(duì)這個(gè)問題的分析要從問題開始,什么sdc文件?
Sdc文件即Synopsys DesignConstraintsFile。翻譯成中文是混合信號(hào)仿真設(shè)計(jì)限制文件。從字面意思我們就可以知道是缺少限制文件。再結(jié)合穩(wěn)重提到的TimeQuestTiming Analyzer可以更加肯定,后文中也給出TimeQuest Timing Analyzerto get proper timing constraints.


好了,知道問題的癥結(jié)所在,我們就可以下手來(lái)解決問題了
我們要做的就是利用TimeQuest TimingAnalyzer來(lái)添加時(shí)序約束。如下圖所示
打開后界面如下圖所示。

好開始干正事了。
點(diǎn)擊菜單欄Netlist Create Timing Netlist,彈出的菜單中使用默認(rèn)設(shè)置,點(diǎn)擊 OK便可。
接著進(jìn)行時(shí)鐘約束,點(diǎn)擊菜單欄 Constraints?Create Clock。 Clock name 是我們隨便給約束的
信號(hào)起的名字,沒有特別限制; Period 為時(shí)鐘周期,我們的時(shí)鐘晶振是 50MHz的,即 25ns;
Targets 選擇實(shí)際被約束的時(shí)鐘引腳,點(diǎn)擊改行最后面的按鈕可以選擇相應(yīng)的引腳信號(hào); SDC
command 無(wú)須設(shè)置,自動(dòng)根據(jù)前面的設(shè)置生成, Waveform edges 也無(wú)須設(shè)置,我們采用默
認(rèn)設(shè)置,即 0ns 時(shí)鐘上升, 20ns 下降。點(diǎn)擊 Run 完成約束設(shè)置。


設(shè)置完時(shí)序約束文件,當(dāng)時(shí)要更新他啦。接下來(lái),我們要依次點(diǎn)擊主界面右下方 task 欄里的Update Timing Netlist和 Write SDC File選項(xiàng),彈出的 Write SDC File窗口如圖所示,我們更改 SDC file name 為CMT.sdc,接著點(diǎn)擊OK。(大家習(xí)慣的都是把文件名字設(shè)成與工程名字一樣的

好了設(shè)置完成了,我們可以去,查看一個(gè)叫做CMT.sdc的文件了(其實(shí)就是我們之前生成的時(shí)序約束文件)。打開看看有什么?沒錯(cuò)就是下面這句話
create_clock-name {CLK} -period 25.000 -waveform { 0.000 12.500 } [get_ports{CLOCK}]
好了,基本上就是這個(gè)樣子了
回到工程,重新編譯,問題解決啦!!


備注:其實(shí)TimeQuest TimingAnalyzer是給我們提供一個(gè)GUI形式的語(yǔ)言編輯,我們通過(guò)設(shè)置對(duì)應(yīng)的參數(shù)值,讓它幫我們生成語(yǔ)言。不過(guò)其實(shí)想sdc文件中的那句話是屬于tcl語(yǔ)言的。我們完全可以自己學(xué)習(xí)一下,不通過(guò)TimeQuestTimingAnalyzer,而是直接自己編寫語(yǔ)言。有興趣的可以自己查一下,這里就不再多說(shuō)啦,


本文的編輯參考特權(quán)同學(xué)《SF-CY3 FPGA 套件開發(fā)指南》的5.1.5節(jié)里面有更詳細(xì)的講解。有興趣的可以去看一下。


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