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Critical Warning: Synopsys Design Constraints File file not found: FPGA中的警告

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ID:104126 發表于 2016-1-23 00:15 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在使用quartus ii進行FPGA開發時,遇到如下警告信息:
Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Constraints File is requiredby the TimeQuest Timing Analyzer to get proper timing constraints.Without it, the Compiler will not properly optimize thedesign.

實際上這個警告并不影響我的程序的運行,但是還是查找了一下相關的信息,來解決這個問題。


言歸正傳,對這個問題的分析要從問題開始,什么sdc文件?
Sdc文件即Synopsys DesignConstraintsFile。翻譯成中文是混合信號仿真設計限制文件。從字面意思我們就可以知道是缺少限制文件。再結合穩重提到的TimeQuestTiming Analyzer可以更加肯定,后文中也給出TimeQuest Timing Analyzerto get proper timing constraints.


好了,知道問題的癥結所在,我們就可以下手來解決問題了
我們要做的就是利用TimeQuest TimingAnalyzer來添加時序約束。如下圖所示
打開后界面如下圖所示。

好開始干正事了。
點擊菜單欄Netlist Create Timing Netlist,彈出的菜單中使用默認設置,點擊 OK便可。
接著進行時鐘約束,點擊菜單欄 Constraints?Create Clock。 Clock name 是我們隨便給約束的
信號起的名字,沒有特別限制; Period 為時鐘周期,我們的時鐘晶振是 50MHz的,即 25ns;
Targets 選擇實際被約束的時鐘引腳,點擊改行最后面的按鈕可以選擇相應的引腳信號; SDC
command 無須設置,自動根據前面的設置生成, Waveform edges 也無須設置,我們采用默
認設置,即 0ns 時鐘上升, 20ns 下降。點擊 Run 完成約束設置。


設置完時序約束文件,當時要更新他啦。接下來,我們要依次點擊主界面右下方 task 欄里的Update Timing Netlist和 Write SDC File選項,彈出的 Write SDC File窗口如圖所示,我們更改 SDC file name 為CMT.sdc,接著點擊OK。(大家習慣的都是把文件名字設成與工程名字一樣的

好了設置完成了,我們可以去,查看一個叫做CMT.sdc的文件了(其實就是我們之前生成的時序約束文件)。打開看看有什么?沒錯就是下面這句話
create_clock-name {CLK} -period 25.000 -waveform { 0.000 12.500 } [get_ports{CLOCK}]
好了,基本上就是這個樣子了
回到工程,重新編譯,問題解決啦!!


備注:其實TimeQuest TimingAnalyzer是給我們提供一個GUI形式的語言編輯,我們通過設置對應的參數值,讓它幫我們生成語言。不過其實想sdc文件中的那句話是屬于tcl語言的。我們完全可以自己學習一下,不通過TimeQuestTimingAnalyzer,而是直接自己編寫語言。有興趣的可以自己查一下,這里就不再多說啦,


本文的編輯參考特權同學《SF-CY3 FPGA 套件開發指南》的5.1.5節里面有更詳細的講解。有興趣的可以去看一下。


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