附件為CPLD學習筆記
先記下來：
1、不使用初始化語句；
2、不使用延時語句；
3、不使用循環次數不確定的語句，如：forever，while等；
4、盡量采用同步方式設計電路；
5、盡量采用行為語句完成設計；
6、always過程塊描述組合邏輯，應在敏感信號表中列出所有的輸入信號；
7、所有的內部寄存器都應該可以被復位；
8、用戶自定義原件（UDP元件）是不能被綜合的。
一：基本
Verilog中的變量有線網類型和寄存器類型。線網型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發器，還有可能被優化掉。
二：verilog語句結構到門級的映射
1、連續性賦值：assign
連續性賦值語句邏輯結構上就是將等式右邊的驅動左邊的結點。因此連續性賦值的目標結點總是綜合成由組合邏輯驅動的結點。Assign語句中的延時綜合時都將忽視。
2、過程性賦值：
過程性賦值只出現在always語句中。
阻塞賦值和非阻塞賦值就該賦值本身是沒有區別的，只是對后面的語句有不同的影響。
建議設計組合邏輯電路時用阻塞賦值，設計時序電路時用非阻塞賦值。
過程性賦值的賦值對象有可能綜合成wire, latch,和flip-flop，取決于具體狀況。如，時鐘控制下的非阻塞賦值綜合成flip-flop。
過程性賦值語句中的任何延時在綜合時都將忽略。
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