can接口源碼，與大家分享
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can源碼
Verilog HDL源程序如下:
- // synopsys translate_off
- `include "timescale.v"
- // synopsys translate_on
- module can_register_asyn
- ( data_in,
- data_out,
- we,
- clk,
- rst
- );
- parameter WIDTH = 8; // default parameter of the register width
- parameter RESET_VALUE = 0;
- input [WIDTH-1:0] data_in;
- input we;
- input clk;
- input rst;
- output [WIDTH-1:0] data_out;
- reg [WIDTH-1:0] data_out;
- ……………………
- …………限于本文篇幅 余下代碼請從51黑下載附件…………
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