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IPSec加密芯片中AES加密核的設(shè)計(jì)

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ID:409741 發(fā)表于 2018-10-15 09:20 | 只看該作者 回帖獎勵 |倒序?yàn)g覽 |閱讀模式
為了提高IPSec加密芯片中AES加密核的數(shù)據(jù)處理速度，提出一種AES算法的FPGA改進(jìn)結(jié)構(gòu)。在對AES算法分析的基礎(chǔ)上，優(yōu)化了列混合運(yùn)算模塊，降低系統(tǒng)硬件資源消耗；提出兩級內(nèi)部流水結(jié)構(gòu)，進(jìn)一步縮短關(guān)鍵路徑，提高系統(tǒng)運(yùn)行時鐘頻率。仿真和實(shí)測結(jié)果表明：優(yōu)化后AES核可以穩(wěn)定工作于100 MHz，吞吐量提高為原來的1．5倍，達(dá)到1．24 Gb／s，顯著提高了IPSec協(xié)議的處理速度，可滿足千兆以太網(wǎng)加解密傳輸需求。  

IPSec加密芯片中AES加密核的設(shè)計(jì)與FPGA實(shí)現(xiàn).pdf

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