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MATLAB+VHDL脈沖成型濾波器的設計 附代碼

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ID:514491 發表于 2019-4-17 14:01 | 顯示全部樓層 |閱讀模式
文中應用了MATLAB和VHDL聯合設計，提出基于電路分割技術實現通信系統發送端根升余弦波形成型濾波器查表法的FPGA結構，節省了ROM單元，討論其ROM初始化時波形數據的組織方法，完成了該結構VHDL實現，最后給出使用查找表在FPGA上實現基帶脈沖成型濾波器的設計方法和ModelSim環境下的仿真結果
方案1：卷積法的原理，是用一系列乘法和加法對信號進行流水線運算，需要消耗大量的乘法器和加法器，設計較復雜，并有一定的延時。這是一種分布式算法的設計結構，將傳統的乘法運算和累加運算加以改進，轉變為移位、累加運算，降低了硬件消耗，當運算數據的字寬較小時，極大的降低了硬件電路的復雜度，提高了響應速度；但當運算數據的字長較長時，則需要更多的移位迭代運算而不適合高速處理的需求。
方案2：查表法的原理，采用二進制基帶信號的連續查表法實現在FPGA上完成信號的脈沖成型，原理是預先將所有可能的成形后的基帶波形樣本存入ROM，根據輸入序列，從ROM中查找對應輸出波形，這種方法簡單直觀、速度快，且當碼間樣點增加時，僅增長地址電路即可，不影響運行時間，可在一定的精度內高效的實現脈沖成型濾波。

  總體框圖

框圖

框圖
本次設計首先利用MATLAB中的FDAtool工具設計出一個采樣頻率為10MHZ、截止頻率為50KHZ、滾降系數為0.35的升余弦滾降濾波器，通過FDAtool導出16點系數，然后將系數進行放大、取整，以便于在FPGA中使用，最后通過QuartusII進行Verilog語言編寫濾波器算法，然后通過Modesim仿真結果和MATLAB仿真結果的比較來驗證該濾波器的正確性
（1） 首先，在MATLAB command window 命令窗內輸入 FDAtool命令，按Enter,出現FDAtool界面，FDAtool界面如圖所示。
FDAtoll.jpg
(2)設置本課題要求的平方根升余弦濾波器的參數，設置的參數見界面如圖所示。本次課題采用海明窗，Fc設置為20KHZ，滾降系數設置為0.35，采樣頻率設置為10MHZ,階數設置為17，即n=16。然后點擊點擊“designfilter”按鈕。
升余弦.jpg
（3）查看平方根升余弦濾波器的幅度響應圖
（4）接著用MATLAB中simulink，構建濾波器仿真模塊，simulink仿真如圖所示。
MATLAB仿真.jpg
二 FPGA
以下是用FIR核實現平方根升余弦滾降濾波器的步驟：
(1)打開Quartus II 軟件，新建一個“project”。點擊“tool”打開“IP Catalog”界面。

(2)在“Import from file”里導入濾波器系其頻譜圖如所示。
FIR核界面.jpg
導入的系數是前面MATLAB FDAtool中生成的濾波器系數。
導入系數FIR核界面.jpg
（3）將我們準備好的測試文件FIR_filter_tb.v和DDS .v拷貝至工程目錄文件夾下，文件添加界面如圖所示。

Assignment->setting->EDA tool setting->simulation->testbenches添加仿真文件。
測試文件.jpg
(4)ModelSim仿真
直接啟動仿真軟件Modelsim-Altera，并顯示仿真波形數據（模擬形式顯示）
data1 信號為 24KHz 正弦波，量化位寬為 12bit
data2 信號為 240KHz 正弦波，量化位寬為 12bit
data_in 信號為 data1 和 data2 的疊加信號，量化位寬為13bit

data_out 信號為 data_in信號經過 FIR 數字濾波后的輸出，量化位寬為 28bit。仿真結果如圖所示。
濾波結果.jpg
最后可知 matlab和FPGA的濾波結果相同。
  1. 附 錄
  2. FIR_filter_tb.v
  3. // --------------------------------------------------------------------
  4. // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
  5. // --------------------------------------------------------------------
  6. // Module: FIR_filter_tb
  7. //
  8. // Author: Step
  9. //
  10. // Description: FIR_filter_tb
  11. //
  12. // --------------------------------------------------------------------
  13. // Code Revision History :
  14. // --------------------------------------------------------------------
  15. `timescale 1ps/1ps

  17. module FIR_filter_tb;

  19. parameter PERIOD = 20;
  20. reg clk, rst_n;
  21. wire signed [26:0] data_out;

  23. initial begin
  24. clk = 0;
  25. rst_n = 0;
  26. #100;
  27. rst_n = 1;
  28. #6000;
  29. $stop;
  30. end
  31. always #10 clk = ~clk;

  33. wire signed[9:0] data1;
  34. DDS dds_24k
  35. (
  36. .clk_in(clk), //clock in
  37. .rst_n_in(rst_n), //reset, active low
  38. .dds_en_in(1), //dds work enable
  39. .f_increment(24'h60000), //frequency increment
  40. .p_increment(0), //phase increment
  41. .dac_data_out(data1) //data out
  42. );

  44. wire signed[9:0] data2;
  45. DDS dds_240k
  46. (
  47. .clk_in(clk), //clock in
  48. .rst_n_in(rst_n), //reset, active low
  49. .dds_en_in(1), //dds work enable
  50. .f_increment(24'h3c0000), //frequency increment
  51. .p_increment(0), //phase increment
  52. .dac_data_out(data2) //data out
  53. );

  55. wire signed[10:0] data_in = data1 + data2;
  56. FIR_Filter u0 (
  57. .ast_sink_data (data_in), // avalon_streaming_sink.data
  58. .ast_sink_valid (1), // .valid
  59. .ast_sink_error (0), // .error
  60. .ast_source_data (data_out), // avalon_streaming_source.data
  61. .ast_source_valid (), // .valid
  62. .ast_source_error (), // .error
  63. .clk (clk), // clk.clk
  64. .reset_n (rst_n) // rst.reset_n
  65. );

  67. endmodule


  70. DDS.v
  71. // --------------------------------------------------------------------
  72. // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
  73. // --------------------------------------------------------------------
  74. // Module: DDS
  75. //
  76. // Author: Step
  77. //
  78. // Description: DDS
  79. //
  80. // --------------------------------------------------------------------
  81. // Code Revision History :
  82. // --------------------------------------------------------------------
  83. module DDS
  84. (
  85. input clk_in, //clock in
  86. input rst_n_in, //reset, active low
  87. input dds_en_in, //dds work enable
  88. input [23:0] f_increment, //frequency increment
  89. input [23:0] p_increment, //phase increment
  90. output dac_clk_out, //clock out
  91. output [9:0] dac_data_out //data out
  92. );
  93. reg [23:0] phase_accumulator;
  94. wire [23:0] phase;
  95. //wire [9:0] dac_data_out;
  96. assign dac_clk_out = clk_in;
  97. //next_phase = phase_accumulator + f_increment;
  98. always @(posedge clk_in or negedge rst_n_in)
  99. begin
  100. if(!rst_n_in) phase_accumulator <= 23'b0;
  101. else if(dds_en_in) phase_accumulator <= phase_accumulator + f_increment;
  102. end
  103. assign phase = phase_accumulator + p_increment; // phase is the high 8 bits
  104. lookup_table lookup_table_uut
  105. (
  106. .phase(phase[23:16]),
  107. .dac_data_out(dac_data_out)
  108. );
  109. endmodule
  110. /**************************************************
  111. module: lookup_table
  112. **************************************************/
  113. module lookup_table
  114. (
  115. input [7:0] phase,
  116. output reg [9:0] dac_data_out
  117. );
  118. wire [5:0] address = phase[5:0];
  119. wire [1:0] sel = phase[7:6];
  120. wire [9:0] sine;
  121. always@(sel or sine)
  122. case (sel)
  123. 2'b00 : dac_data_out = {1'b0, sine[9:1]};
  124. 2'b01 : dac_data_out = {1'b0, sine[9:1]};
  125. 2'b10 : dac_data_out = {1'b1, 9'h1ff-sine[9:1]};
  126. 2'b11 : dac_data_out = {1'b1, 9'h1ff-sine[9:1]};
  127. endcase
  128. sine_table sine_table_uut
  129. (
  130. .sel(sel),
  131. .address(address),
  132. .sine(sine)
  133. );

  135. endmodule
  136. /**************************************************
  137. module: sine_table
  138. **************************************************/
  139. module sine_table
  140. (
  141. input [1:0] sel,
  142. input [5:0] address,
  143. output reg [9:0] sine
  144. );
  145. reg [5:0] table_addr;
  146. always @(sel or address)
  147. case (sel)
  148. 2'b00: table_addr = address;
  149. 2'b01: table_addr = 6'h3f - address;
  150. 2'b10: table_addr = address;
  151. 2'b11: table_addr = 6'h3f - address;
  152. endcase
  153. always @(table_addr)
  154. case(table_addr)
  155. 6'h0: sine=10'h000;
  156. 6'h1: sine=10'h019;
  157. 6'h2: sine=10'h032;
  158. 6'h3: sine=10'h04B;
  159. 6'h4: sine=10'h064;
  160. 6'h5: sine=10'h07D;
  161. 6'h6: sine=10'h096;
  162. 6'h7: sine=10'h0AF;
  163. 6'h8: sine=10'h0C4;
  164. 6'h9: sine=10'h0E0;
  165. 6'ha: sine=10'h0F9;
  166. 6'hb: sine=10'h111;
  167. 6'hc: sine=10'h128;
  168. 6'hd: sine=10'h141;
  169. 6'he: sine=10'h159;
  170. 6'hf: sine=10'h170;
  171. 6'h10: sine=10'h187;
  172. 6'h11: sine=10'h19F;
  173. 6'h12: sine=10'h1B5;
  174. 6'h13: sine=10'h1CC;
  175. 6'h14: sine=10'h1E2;
  176. 6'h15: sine=10'h1F8;
  177. 6'h16: sine=10'h20E;
  178. 6'h17: sine=10'h223;
  179. 6'h18: sine=10'h238;
  180. 6'h19: sine=10'h24D;
  181. 6'h1a: sine=10'h261;
  182. 6'h1b: sine=10'h275;
  183. 6'h1c: sine=10'h289;
  184. 6'h1d: sine=10'h29C;
  185. 6'h1e: sine=10'h2AF;
  186. 6'h1f: sine=10'h2C1;
  187. 6'h20: sine=10'h2D3;
  188. 6'h21: sine=10'h2E5;
  189. 6'h22: sine=10'h2F6;
  190. 6'h23: sine=10'h307;
  191. 6'h24: sine=10'h317;
  192. 6'h25: sine=10'h326;
  193. 6'h26: sine=10'h336;
  194. 6'h27: sine=10'h344;
  195. 6'h28: sine=10'h353;
  196. 6'h29: sine=10'h360;
  197. 6'h2a: sine=10'h36D;
  198. 6'h2b: sine=10'h37A;
  199. 6'h2c: sine=10'h386;
  200. 6'h2d: sine=10'h392;
  201. 6'h2e: sine=10'h39C;
  202. 6'h2f: sine=10'h3A7;
  203. 6'h30: sine=10'h3B1;
  204. 6'h31: sine=10'h3BA;
  205. 6'h32: sine=10'h3C3;
  206. 6'h33: sine=10'h3CB;
  207. 6'h34: sine=10'h3D3;
  208. 6'h35: sine=10'h3DA;
  209. 6'h36: sine=10'h3E0;
  210. 6'h37: sine=10'h3E6;
  211. 6'h38: sine=10'h3EB;
  212. 6'h39: sine=10'h3F0;
  213. 6'h3a: sine=10'h3F3;
  214. 6'h3b: sine=10'h3F7;
  215. 6'h3c: sine=10'h3FA;
  216. 6'h3d: sine=10'h3FC;
  217. 6'h3e: sine=10'h3FE;
  218. 6'h3f: sine=10'h3FF;
  219. endcase
  220. endmodule
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ID:514491 發表于 2019-4-17 14:02 | 顯示全部樓層
第一次發帖 有不好的地方請大家見諒
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ID:630326 發表于 2019-10-26 10:37 | 顯示全部樓層
IKnown 發表于 2019-4-17 14:02
第一次發帖 有不好的地方請大家見諒

您好，FPGA小白一個。想照著您這個流程順序走一遍，但無奈基礎太弱，作者能不能再具體一些啊，如何具體的matlab設計步驟以及后來對比分析，能讓我們這種小白完全順著來一遍
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