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關于Verilog 累加器的編寫

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本次設計的是8位的累加器,使用8位寄存器和8位全加器進行設計。(畢竟剛開始學,希望大家見諒)寄存器和全加器的模塊和累加器的模塊編寫已經編寫完了。接下來是寫測試代碼,但是測試代碼卻直接卡住了(腦子失憶不知道該咋寫)
自己寫了一個但是呢,并不能實現累加的效果。

7886bd310a61486d4e2f4a5e8236a91.png (12.31 KB, 下載次數: 63)

8位寄存器的模塊

8位寄存器的模塊

b8097fc92b9956e23813c2f6b391778.png (39.62 KB, 下載次數: 71)

測試代碼

測試代碼

cf748ef7b900343ae42f8b5c0b6ebb2.png (12.75 KB, 下載次數: 62)

8位全加器的模塊

8位全加器的模塊

fd40b5d962ab4b0a7df48976dc776f9.png (25.56 KB, 下載次數: 64)

8位累加器的模塊

8位累加器的模塊
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沙發
ID:986885 發表于 2023-11-8 23:23 | 只看該作者
主要是按道理來說我給他ACCa進行賦值,在產生上升沿的過程中應該是會存儲到寄存器中的,然后寄存器的輸出在返回到全加器的b口,然后在進行全加器的運算從而形成累加,但不知為何波形是沒有的

7941d42bcd7113ea51fcb2d9f626df9.png (46.41 KB, 下載次數: 59)

測試結果

測試結果
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板凳
ID:57657 發表于 2023-11-9 08:41 | 只看該作者
編譯后使用實物測試。
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