一、設(shè)計需求
設(shè)計一個功能模塊使紅色颶風(fēng)E45板上的8盞led燈流動起來,像流水一樣。
二、設(shè)計思路
首先,有一點要明確的是led燈的每一次流動都是需要時間間隔的。也就是說,8盞led燈所對應(yīng)的狀態(tài)只有經(jīng)過一段時間延遲后才能發(fā)生改變。根據(jù)這種思路,在開始設(shè)計之前提出兩個問題:第一,led燈的狀態(tài)需要多久發(fā)生一次改變;第二,led燈的狀態(tài)根據(jù)什么發(fā)生改變。對于第一個問題,可以通過設(shè)計計時器來控制時間,如每0.5秒(即2Hz)就產(chǎn)生一個周期的時鐘或時鐘使能信號;對于第二個問題,led燈的狀態(tài)可以在生成的2Hz時鐘上升沿發(fā)生改變,也可以在時鐘使能信號下發(fā)生改變。但在FPGA設(shè)計技巧中推薦同步設(shè)計,于是本設(shè)計放棄采用產(chǎn)生時鐘信號的方案,而是選擇時鐘使能信號。其對應(yīng)的時序如圖1所示。
圖1 流水燈時序圖
三、設(shè)計實現(xiàn)
在計時器的作用下,每隔0.5秒就產(chǎn)生一個高電平的時鐘使能信號cnt_flag,而當(dāng)檢測到時鐘使能信號為高電平時,led燈狀態(tài)led_data發(fā)生改變,這樣就實現(xiàn)了流水燈的效果。其對應(yīng)Verilog HDL實現(xiàn)如下所示:
`timescale 1ns/1ps module water_led( rst_n, clk, led_data ); // 參數(shù)定義 parameter DATA_WIDTH = 8; // 通過修改該參數(shù)可應(yīng)用于led盞數(shù)不同的場合 // 端口定義 input rst_n; // 全局異步復(fù)位 input clk; // 50MHz output reg [DATA_WIDTH-1:0] led_data; // 實現(xiàn)每0.5秒就產(chǎn)生一個時鐘使能信號 parameter DELAY_CNT = 25'd25_000_000; // 0.5s reg [24:0] cnt; // 計數(shù)器變量 wire cnt_flag = (cnt==DELAY_CNT-1'b1); // 時鐘使能信號 always @(posedge clk or negedge rst_n) begin if(rst_n==1'b0) cnt <= 0; else if(cnt_flag==1'b1) cnt <= 0; else cnt <= cnt + 1'b1; end // led燈狀態(tài)的控制 always @(posedge clk or negedge rst_n) begin if(rst_n==1'b0) led_data <= {{(DATA_WIDTH-1){1'b0}},1'b1}; // 復(fù)位初始化 else if(cnt_flag==1'b1) led_data <= {led_data[DATA_WIDTH-2:0],led_data[DATA_WIDTH-1]}; // 左移 else led_data <= led_data; end endmodule
其modelsim功能仿真如圖2所示(為了使仿真節(jié)省大量時間,將參數(shù)DELAY_CNT改小,如本設(shè)計改為DELAY_CNT=25'd250):
圖2 流水燈modelsim功能仿真
功能仿真正確之后,便可進(jìn)行綜合(綜合之前記得把DELAY_CNT改為25'd25_000_000)、管腳約束、實現(xiàn)、生成bit流、下載到板子,最后可在板子上看到8盞led燈像流水一樣流動起來。