一、設(shè)計(jì)需求

設(shè)計(jì)一個(gè)功能模塊使紅色颶風(fēng)E45板上的8盞led燈流動(dòng)起來(lái)，像流水一樣。

二、設(shè)計(jì)思路

首先，有一點(diǎn)要明確的是led燈的每一次流動(dòng)都是需要時(shí)間間隔的。也就是說(shuō)，8盞led燈所對(duì)應(yīng)的狀態(tài)只有經(jīng)過(guò)一段時(shí)間延遲后才能發(fā)生改變。根據(jù)這種思路，在開始設(shè)計(jì)之前提出兩個(gè)問(wèn)題：第一，led燈的狀態(tài)需要多久發(fā)生一次改變；第二，led燈的狀態(tài)根據(jù)什么發(fā)生改變。對(duì)于第一個(gè)問(wèn)題，可以通過(guò)設(shè)計(jì)計(jì)時(shí)器來(lái)控制時(shí)間，如每0.5秒（即2Hz）就產(chǎn)生一個(gè)周期的時(shí)鐘或時(shí)鐘使能信號(hào)；對(duì)于第二個(gè)問(wèn)題，led燈的狀態(tài)可以在生成的2Hz時(shí)鐘上升沿發(fā)生改變，也可以在時(shí)鐘使能信號(hào)下發(fā)生改變。但在FPGA設(shè)計(jì)技巧中推薦同步設(shè)計(jì)，于是本設(shè)計(jì)放棄采用產(chǎn)生時(shí)鐘信號(hào)的方案，而是選擇時(shí)鐘使能信號(hào)。其對(duì)應(yīng)的時(shí)序如圖1所示。

圖1 流水燈時(shí)序圖

三、設(shè)計(jì)實(shí)現(xiàn)

在計(jì)時(shí)器的作用下，每隔0.5秒就產(chǎn)生一個(gè)高電平的時(shí)鐘使能信號(hào)cnt_flag，而當(dāng)檢測(cè)到時(shí)鐘使能信號(hào)為高電平時(shí)，led燈狀態(tài)led_data發(fā)生改變，這樣就實(shí)現(xiàn)了流水燈的效果。其對(duì)應(yīng)Verilog HDL實(shí)現(xiàn)如下所示：

`timescale 1ns/1ps
module water_led(
    rst_n,
    clk,
    led_data
    );
    //  參數(shù)定義
    parameter   DATA_WIDTH = 8;                          //  通過(guò)修改該參數(shù)可應(yīng)用于led盞數(shù)不同的場(chǎng)合
    
    //  端口定義
    input                           rst_n;               //  全局異步復(fù)位
    input                           clk;                 //  50MHz
    output reg  [DATA_WIDTH-1:0]    led_data;
    
    //  實(shí)現(xiàn)每0.5秒就產(chǎn)生一個(gè)時(shí)鐘使能信號(hào)
    parameter   DELAY_CNT = 25'd25_000_000;              //  0.5s
    reg         [24:0]              cnt;                 //  計(jì)數(shù)器變量
    
    wire    cnt_flag = (cnt==DELAY_CNT-1'b1);            //  時(shí)鐘使能信號(hào)
    
    always @(posedge clk or negedge rst_n)
    begin
        if(rst_n==1'b0)
            cnt <= 0;
        else if(cnt_flag==1'b1)
            cnt <= 0;
        else
            cnt <= cnt + 1'b1;
    end
    
    //  led燈狀態(tài)的控制
    always @(posedge clk or negedge rst_n)
    begin
        if(rst_n==1'b0)
            led_data <= {{(DATA_WIDTH-1){1'b0}},1'b1};   //  復(fù)位初始化
        else if(cnt_flag==1'b1)
            led_data <= {led_data[DATA_WIDTH-2:0],led_data[DATA_WIDTH-1]};  //  左移
        else
            led_data <= led_data;
    end

endmodule

其modelsim功能仿真如圖2所示（為了使仿真節(jié)省大量時(shí)間，將參數(shù)DELAY_CNT改小，如本設(shè)計(jì)改為DELAY_CNT=25'd250）：

圖2 流水燈modelsim功能仿真

功能仿真正確之后，便可進(jìn)行綜合（綜合之前記得把DELAY_CNT改為25'd25_000_000）、管腳約束、實(shí)現(xiàn)、生成bit流、下載到板子，最后可在板子上看到8盞led燈像流水一樣流動(dòng)起來(lái)。

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