FPGA信號發(fā)生器設計含程序原理圖PCB 可產(chǎn)生正弦波三角波方波幅度頻率控制

ID:201155 · 發(fā)表于 2017-5-15 22:45

FPGA信號發(fā)生器的頂層實體圖如下：

上圖為FPGA信號發(fā)生器頂層實體電路圖，其中包括，矩陣鍵盤模塊、頻率主控制模塊、相位累加器模塊、LCD1602顯示器模塊、波形數(shù)據(jù)存儲模塊ROM、信號選擇器模塊、幅度調(diào)制模塊、頻率調(diào)制模塊。以上每個模塊都是由程序模塊生成。下面對各個模塊的功能和程序進行介紹.vhdl和veriligHDL程序都有.可產(chǎn)生正弦波三角波方波

Altium Designer畫的FPGA信號發(fā)生器原理圖和PCB圖如下：(51hei附件中可下載工程文件)

verilog源程序如下:

module control(CLK,reset,//時鐘和復位
keynum,//按鍵值輸入
freq_data,//頻率控制字輸出
vol_ctrl,//電壓輸出
show_vol_ctrl,//顯示電壓輸出
WAVE_MODE,//波形選擇輸出
show_freq//頻率顯示
);
input CLK,reset; //
input [3:0]keynum;
output[7:0]show_vol_ctrl,vol_ctrl;
output [31:0]freq_data;
output [2:0]WAVE_MODE;
output [27:0]show_freq;
reg [31:0]freq_data;
reg [27:0]show_freq;
reg [31:0]fre_reg; //INIT
reg [2:0]WAVE_MODE=3'b000;
reg[7:0]show_vol_ctrl,vol_ctrl;
reg[2:0]cnt;
reg keyup_flag;
reg [2:0]state=3'b000;//狀態(tài)控制
reg[7:0]vol_ctrl_reg;
always @(posedge CLK or negedge reset )//控制進程
begin
if(!reset) begin
fre_reg<=32'h00000000;
vol_ctrl<=3'b000;//幅度控制
show_freq=27'h0002000;//復位后顯示2000HZ
keyup_flag =1'b0; //按鍵按下標志
state<=3'b000;//默認進入狀態(tài)轉(zhuǎn)換控制狀態(tài)
WAVE_MODE=3'b000;
freq_data<= 32'h00029f18;//默認輸出2000HZ--1718->20hz,20 000->1718*1000=1718000=x"001a36f0" --29f18=2000
vol_ctrl<=68;//幅度控制
vol_ctrl_reg<=8'h68;
show_vol_ctrl<=8'h68;
end
else begin
case (state)
3'b000: begin//狀態(tài) 0
fre_reg<=32'h00000000;
vol_ctrl<=3'b000;//幅度控制
show_freq=27'h0002000;//復位后顯示2000HZ
keyup_flag =1'b0; //按鍵按下標志
state<=3'b010;//默認進入狀態(tài)轉(zhuǎn)換控制狀態(tài)
WAVE_MODE=3'b000;
freq_data<= 32'h00029f18;//默認輸出2000HZ--1718->20hz,20 000->1718*1000=1718000=x"001a36f0" --29f18=2000
vol_ctrl<=68;//幅度控制
vol_ctrl_reg<=8'h68;
show_vol_ctrl<=8'h68;
end
3'b101: begin//狀態(tài)1 實現(xiàn)頻率的輸入按A鍵確認輸入
if (keynum==4'b1111 ) keyup_flag =1'b1; //判斷按鍵是否松開
else begin
if(keyup_flag==1'b1) begin
if(keynum<4'b1010 )begin //按下的按鍵小于10
show_freq=show_freq<<4; //顯示器移位
show_freq[3:0]=keynum;
keyup_flag =1'b0;
end
else if(keynum==4'b1010)//A ok確認輸入頻率
begin
keyup_flag =1'b0;
cnt=0;
state<=3'b001;//跑去下一個狀態(tài)
fre_reg<=32'h00000000;
end
else if(keynum==4'b1011)//* select wave out b選擇波形輸出
begin
WAVE_MODE=WAVE_MODE+1'b1;
if(WAVE_MODE==3'b100) WAVE_MODE=3'b000;
keyup_flag =1'b0;
end
end
end
end
3'b001: begin//狀態(tài)2 計算頻率控制字
case(cnt)
0:begin fre_reg<=show_freq[27:24]*1000000;cnt=cnt+1'b1; end
1:begin fre_reg<=fre_reg+show_freq[23:20]*100000;cnt=cnt+1'b1; end
2:begin fre_reg<=fre_reg+show_freq[19:16]*10000;cnt=cnt+1'b1; end
3:begin fre_reg<=fre_reg+show_freq[15:12]*1000;cnt=cnt+1'b1; end
4:begin fre_reg<=fre_reg+show_freq[11:8]*100;cnt=cnt+1'b1; end
5:begin fre_reg<=fre_reg+show_freq[7:4]*10;cnt=cnt+1'b1; end
6:begin fre_reg<=fre_reg+show_freq[3:0];cnt=cnt+1'b1; end
7:begin freq_data<=fre_reg*86;//(2^(32))/50000000=85.89==86,,;2^n/50M
cnt=cnt+1'b1;
state<=3'b010;//完成頻率輸入跳回
end
endcase
end
3'b010:begin//狀態(tài)三控制狀態(tài)的轉(zhuǎn)換狀態(tài)轉(zhuǎn)換控制狀態(tài)
if (keynum==4'b1111 ) keyup_flag =1'b1;//按鍵松開
else begin
if(keyup_flag==1'b1) begin
if(keynum==4'b1010 )begin //a freq 確認按鍵按下，進入輸入頻率狀態(tài)
state<=3'b101;
keyup_flag =1'b0;
show_freq=23'h000000;
end
else if(keynum==4'b1100 )begin //c vol C按下，進入輸入幅度狀態(tài)
state<=3'b011;//調(diào)節(jié)幅度
keyup_flag =1'b0;
show_vol_ctrl<=8'h00;//清0顯示
end
else if(keynum==4'b1011)//* select wave out B按下，波形選擇輸出
begin
WAVE_MODE=WAVE_MODE+1'b1;
if(WAVE_MODE==3'b100) WAVE_MODE=3'b000;
keyup_flag =1'b0;
end
end
end
end
3'b011:begin//幅度調(diào)節(jié)
//show_vol_ctrl<=vol_ctrl_reg;//顯示
if (keynum==4'b1111 ) keyup_flag =1'b1;
else begin
if(keyup_flag==1'b1) begin
if(keynum<4'b1010 )begin // 小于10的數(shù)按下
show_vol_ctrl=show_vol_ctrl<<4; //左移
show_vol_ctrl[3:0]=keynum;//按鍵值輸入
keyup_flag =1'b0;
end
else if(keynum==4'b1100 )begin //c vol C按下，確認更改
//state<=3'b010;
keyup_flag =1'b0;
//vol_ctrl<=vol_ctrl_reg; //送出更改的數(shù)據(jù)
cnt=0;
state<=3'b100;//跑去下一個狀態(tài)
end
else if(keynum==4'b1011)//* select wave out B按下，改變波形
begin
WAVE_MODE=WAVE_MODE+1'b1;
if(WAVE_MODE==3'b110) WAVE_MODE=3'b000;
keyup_flag =1'b0;
end
end
end
end
3'b100:begin //
case(cnt)
0:begin vol_ctrl_reg<=show_vol_ctrl[7:4]*10;cnt=cnt+1'b1; end
1:begin vol_ctrl_reg<=vol_ctrl_reg+show_vol_ctrl[3:0];cnt=cnt+1'b1; end
2:begin cnt=cnt+1'b1;
state<=3'b010;//完成幅度輸入跳回控制狀態(tài)
vol_ctrl<=vol_ctrl_reg; //送出更改的數(shù)據(jù)
end
endcase
end
default: state<=3'b000;
endcase
end
end
endmodule

復制代碼

所有資料51hei提供下載:

V9.zip (12.14 MB, 下載次數(shù): 338)

ID:1 · 發(fā)表于 2017-5-16 02:18

好資料，51黑有你更精彩!!!

ID:400046 · 發(fā)表于 2018-12-23 20:58

#在這里快速回復#verilog文件沒法看

ID:468708 · 發(fā)表于 2019-2-1 16:33

無法編譯，編譯錯誤。

ID:502774 · 發(fā)表于 2019-5-23 21:47

可以可以。fpga真的不錯。速度很快

ID:502774 · 發(fā)表于 2019-5-24 11:29

好資料

ID:502774 · 發(fā)表于 2020-4-11 23:50

我又來了

明天下載試試

ID:1120418 · 發(fā)表于 2024-9-26 13:28

該quarter II 是什么版本？

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