本系統基于直接數字頻率合成（DDS）技術，系統以Luminary Micro公司的Stellaris系列的ARM1138為控制核心平臺，配合DAC電路，設計了完成了低頻三相函數信號發生器，頻率范圍100Hz~20KHz，頻率穩定度優于10-5-，最小步進1Hz，頻率精度優于0.1%。采用NE5532的功放電路使得10kΩ負載上的電壓峰-峰值Vopp≥10V。利用DDS原理同時產生FM調制波形及占空比可控、頻率可預置、步進為1Hz的矩形波波形。通過把數據寫入24C04可以實現掉電保護功能。經實際測測試完成了題目要求的全部功能和指標。

方案一：采用DDS專用芯片AD9850作為信號產生模塊，以單片機為系統的控制核心。該方案具有頻譜純度高、集成度高等特點。由于AD9850自帶32位相位累加的數控振蕩器，會產生低噪聲、高穩定的頻率輸出波形。但它只直接提供了實現多種數字調制的功能，像二進制PSK、二進制FSK，這類調制方式實現起來比較簡單，二要實現模擬線性調制FM具有一定的難度。故此方案也不采用。

方案二：采用基于FPGA的直接數字頻率合成，并以FPGA作為整個系統的信號產生和控制中心。基于FPGA的直接數字頻率合成其組成框圖如圖1-1。直接數字頻率合成(DDS)，具有頻率切換速度快，頻率分辨率高、可編程全數字化、相位連續、轉換速度高、控制方便且有輸出任意波形的能力等優點。用FPGA實現DDS技術比較靈活，可以產生多種調制方式，多種組合方式。采用此方案把重心放在了FPGA設計上，增加了FPGA部分程序的量，鑒于分工關系，放棄此方案。

圖1-1 基于FPGA的直接數字頻率合成

              方案三：采用基于DDS專用芯片AD9850作為信號產生模塊，并以基于ARM7的微控制器ARM1138作為整個系統的控制核心。在ARM1138中嵌入UCOSII操作系統方便實現多任務處理。例如波形轉換，頻率調節，幅值調節，12864顯示，I2C掉電保護等。本方案融合了如方案一頻率合成的優點，并能發揮ARM控制器強大的系統管理能力。同時可利于分工合作，以最快的時間完成題目的所有要求。此方案比較靈活、可擴展性好，能完全達到設計要求，故采用此方案。

ARM微控制器從鍵盤獲得控制信息，通過計算得到控制字并通過IO口送給DDS的頻率和相位的控制端口，同時，將信息顯示在LCD上。DDS輸出信號由程序控制其預置頻率和相位的正弦信號或方波信號，再通過放大倍數可調的運算放大系統來控制調幅。三角波則由方波信號經過一級方大后通過積分電路獲得。掉電保護功能則由ARM1138內部AD把數據讀回再通過I2C寫入24C04來完成。結構圖如圖2-1。

相位累加器由Ｎ位加法器與Ｎ位累加寄存器級聯構成。 每來一個時鐘脈沖ｆｓ，加法器將頻率控制字ｋ與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。 由此可以看出， 相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是ＤＤＳ輸出的信號頻率。 用相位累加器輸出的數據作為波形存儲器（ＲＯＭ）的相位取樣地址，這樣就可把存儲在波形存儲器內的波形抽樣值 （二進制編碼） 經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到Ｄ／Ａ轉換器，Ｄ／Ａ轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。 ＤＤＳ在相對帶寬、頻率轉換時間、高分辨力、相位連續性、 正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統頻率合成技術所能達到的水平，為系統提供了優于模擬信號源的性能。

DDS原理有以下特點：

（１）輸出頻率相對帶寬較寬

    輸出頻率帶寬為５０％ｆs（理論值）。但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制， 實際的輸出頻率帶寬仍能達到４０％ｆs。  

（２）頻率轉換時間短

ＤＤＳ是一個開環系統，無任何反饋環節，這種結構使得ＤＤＳ的頻率轉換時間極短。事實上，在ＤＤＳ的頻率控制字改變之后，需經過一個時鐘周期之后按照新的相位增量累加，才能實現頻率的轉換。因此，頻率轉換的時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。時鐘頻率越高，轉換時間越短。ＤＤＳ的頻率轉換時間可達納秒數量級，比使用其它的頻率合成方法都要短數個數量級。   

（３）頻率分辨率極高

若時鐘ｆs 的頻率不變，ＤＤＳ的頻率分辨率就由相位累加器的位數Ｎ決定。 只要增加相位累加器的位數Ｎ即可獲得任意小的頻率分辨率。目前，大多數ＤＤＳ的分辨率在１Ｈｚ數量級，許多小于１ｍＨｚ甚至更小。   

（４）相位變化連續

改變ＤＤＳ輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數的曲線是連續的，只是在改變頻率的瞬間其頻率發生了突變，因而保持了信號相位的連續性。

（５）輸出波形的靈活性

只要在ＤＤＳ內部加上相應控制如調頻控制ＦＭ、 調相控制ＰＭ和調幅控制ＡＭ，即可以方便靈活地實現調頻、調相和調幅功能，產生ＦＳＫ、ＰＳＫ、ＡＳＫ和ＭＳＫ等信號。另外，只要在ＤＤＳ的波形存儲器存放不同波形數據， 就可以實現各種波形輸出， 如三角波、鋸齒波和矩形波甚至是任意的波形。當ＤＤＳ的波形存儲器分別存放正弦和余弦函數表時，既可得到正交的兩路輸出。

分析計算

假設時鐘為2MHz，數據保持寄存器選擇N Bit，在時鐘驅動下，累加器輸出結果S被反饋到累加器輸入端B，B和A的數據被累加到S，下一個時鐘脈沖又將S反饋到B，再次與A累加到S，下一個時鐘脈沖又將S反饋到B，如此循環累加，實現按步進值，按時鐘節拍循環累加，使得N Bit數據被徐循環累加，產生循環掃描的地址碼0～64（高6 Bit）。完成一次地址循環需要的時間由時鐘和步進值決定，可以由公式計算：

一次地址循環可以輸出一個完整的波形，既T就是輸出波形的周期，轉換成頻率，得到計算公式：

，  

當晶振（2M）和計數器Bit數N確定之后，既與步進值A成正比，對A的調整可以完成對的設定，當N足夠大時，比例常數可以很小，例如0.01，既等于A的0.01倍，這樣就可以實現對的精細調整，譬如0.01Hz。

其中m為相位累加器的位數，FTW為頻率控制字，為時鐘頻率，輸出信號頻率主要取決于頻率控制字FTW.當N增大時， 可以不斷增加，

由DDS原理，AD9850有40位控制字，32位用于頻率控制，5位用于相位控制。1位用于電源休眠（Power down）控制，2位用于選擇工作方式。這40位控制字可通過并行方式或串行方式輸入到AD9850，圖4是控制字并行輸入的控制時序圖，在并行裝入方式中，通過8位總線A0…D7將可數據輸入到寄存器，在重復5次之后再在FQ-UD上升沿把40位數據從輸入寄存器裝入到頻率/相位數據寄存器（更新DDS輸出頻率和相位），同時把地址指針復位到第一個輸入寄存器。接著在W-CLK的上升沿裝入8位數據，并把指針指向下一個輸入寄存器，連續5個W-CLK上升沿后，W-CLK的邊沿就不再起作用，直到復位信號或FQ-UD上升沿把地址指針復位到第一個寄存器。在串行輸入方式，W-CLK上升沿把25引腳的一位數據串行移入，當移動40位后，用一個FQ-UD脈沖即可更新輸出頻率和相位。圖2-3是相應的控制字串行輸入的控制時序圖。

DDS電路實現原理圖如圖2-4所示：

2.4方波模塊實現原理

    AD9850可以產生一個頻譜純凈、頻率和相位都可編程控制且穩定性很好的模擬正弦波，這個正弦波能夠直接作為基準信號源，或通過其內部高速比較器轉換成標準方波輸出，直接產生方波，這個是DDS合成的最大優點。

由矩形波放大后經積分電路轉換實現。由于積分電容的影響，輸出的三角波有失真，所以使用一個四位拔碼開關，選取不同的積分電容，選取不同的頻率范圍。 積分模塊原理：在本設計電路中，三角波是通過反向積分器對方波的積分產生。積分器的設計就是選擇集成運算放大器和計算確定外電路的元件參數。應注意到設計積分電路還應考慮的問題是怎樣減小積分漂移來減小積分誤差。

（1）集成運放的選擇:在本設計中，集成運放選用NE5532，因其有較小的輸入失調電壓和輸入失調電流，且開環增益和帶寬足夠。

（2）電路元件參數的確定和電路原理圖如圖2-5所示:

、信號輸入端接入一耦合電容，大小為10uF；

、如圖（1）所示，左邊的NE5532為運算放大電路，先將方波的V-PP放大到20V再進行積分，放大倍數計算為A=R2/R1。R3為靜態平衡電阻，用以補償偏置電流所產生的失調。R4為積分漂移泄放電阻，用以防止積分漂移所造成的積分飽和或截止現象，但是，增加R4后，由于R4對電容的分流作用，會產生新的積分誤差，所以應使R4>>RC,一般選擇R4=10R3。

、積分時間常數て的確定：積分設計常數て是決定積分器工作速度的主要參數，て越小工作速度越高。但由于集成運放的最大輸出電壓為有限值，是不允許將時間常數選得太小。如果集成運放的最大輸出電壓為Vom，方波電壓幅值為E，則：て的值必須滿足

即   

若て太大，積分器的輸出就小；て太小集成運放的輸出就飽和。而且て的選擇與信號頻率有關，頻率越低，時間常數就應越大。

、積分電容的確定：て確定后，根據て=RC，則可得出積分電容的大小。一方面，增大輸入電阻R可以減小積分電容，但這又會加劇積分漂移；另一方面，積分電容越大漏電也會增大，使積分誤差增大。所以在選擇時應對其進行綜合考慮。

經計算和實驗，本設計要求的頻率范圍從100Hz—20KHz的方波積分成三角波只需要一個105和一個273的兩種不同的瓷片電容即可達到。此裝置再換上不同的電容輸出的三角波頻率范圍可達10HZ到1MHZ。

由于AD9850輸出的正弦信號只有固定幅值，無法滿足幅值可調因此利用可編程放大器實現幅值控制但這種方法只能實現倍數調節，而無法實現高精度連續調節本設計正弦幅值控制要求必須連續可調，要高精度，X9511數字電位器的特點是只要按下向上按輸入（PU）和向下按輸入（PD）即可實現電阻可調，其原理圖如2-6所示：

因此，我們采用了數字電位器X9511，外加兩個按鍵進行電阻的輸出可調，改變放大器的反饋電阻，從而達到改變放大倍數，即實現了幅值可調。其電路原理圖如圖2-7所示：

本次設計的顯示我們用的是12864液晶，12864液晶相對于1602液晶顯示的內容要豐富得多，顯示的信息量大，切換全部用微動開關作按鍵來完成。液晶自帶字庫，顯示漢字和符號方便。該液晶屏能顯示4行字符，每行顯示8個漢字或者16個英文字符，顯示的信息量已經足夠。它的接口有20根線，有串行控制和并行控制兩種驅動方式，在這里使用串行控制，以節省IO口，圖2-8為液晶接口電路。圖中的R1為液晶顯示對比度的調節電阻，典型值為10K，液晶選用3線串口驅動，這樣的好處是減少IO口的使用，這3跟線分別為時鐘線（12864_CLK）、片選線（12864_CS）、數據線（12864_DATA）。

本次我們用了5個按鍵控制，KEY1是選擇波形型號，KEY2選擇頻率遞增，KEY3選擇頻率遞減，KEY4選擇幅值遞增，KEY5選擇幅值遞減。詳細見程序流程圖控制。

本次軟件設計流程如圖3-1所示：程序初始化后進入初始界面，再判斷KEY1是否被按下，按下KEY1是選擇波形型號，按下KEY2選擇頻率遞增，按下KEY3選擇頻率遞減，按下KEY4選擇幅值遞增，按下KEY5選擇幅值遞減。本設計最大的優點就是能實現掉電保護，實時保存數據，防止電壓過低或者突然斷電造成的數據丟失。

    由實驗調試結果及測試結果，該函數信號發生器達到了題目的所有指示要求，在選擇波形與調節幅度頻率試時采用LCD人機交互界面，界面友好方便，具有直觀性。

本次設計的低頻三相信號源，主要運用了DDS基本原理，利用ARM1138作為仿真測試和實際測量（測量結果見上表）符合題目給定的基本要求。