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JD642項目簡介

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ID:72008 發表于 2015-1-13 00:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
項目簡介:
基于TMS320DM642芯片,主要實現運動檢測和自動跟蹤

功能接口要求:
視頻輸入:2路分時復用
視頻輸出:1路VGA輸出
串口通訊:UART+RS485各1路
網絡口:10M 100M自適應網口1路

主要使用芯片:
DSP:TMS320DM642A(GDKA6,600M主頻,理論處理最高速度可達4800M條指令每秒)
SDRAM:HY57V283220((L)T(P)-H)(設計使用133M外頻)
FLASH:AM29LV320D(T90EC)
Video in:TVP5150A(PBS)
Video out:SAA7105H
UART:SC16C2550(IB48)
RS485:MAX487E
Internet:LXT971A(LC)
CPLD:EPM3064A(TC100-10)
PLL:ICS512
WDT:MAX706T(CSA)
IIC EEPROM:24C16

使用軟件:
SCH&PCB:PROTEL99SE
CPLD編程調試:QuartusⅡ
DSP編程調試:CCS
原理圖及PCB仿真:multisim(for SCH) and Hyperlynx(for PCB)

此項目的pcb文件下載地址:http://www.zg4o1577.cn/f/JD642.rar
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沙發
ID:1 發表于 2015-1-13 01:43 | 只看該作者
JD642電源設計:


  各電源均由5V電源轉換得到(所需電流值為(1430*3.3/90%+70*5+850*1.4/85%)/5=1440mA)。1.4V和3.3V均使用MAX1951ESA提供,1MHz的開關頻率能極大的降低濾波需求,雖然芯片成本高一些,但提高了系統的電源利用率,降低了對5V供電的需求,很大程序上提高了模塊的可移植性。另外,電源濾波全部使用瓷片電容,不但提高了性能,還能對電源芯片提高的成本有很大補償。1.8V由LM1117-18得到。

  FB腳電壓達到0.8V時回路穩定,輸出電壓VO=0.8V*(1+R3/R2)。
  R1C2是用于補償L1和輸出濾波電容諧振效果,保證在整個頻帶內能提供穩定的電源,需根據輸出電流大小和L1、C4值進行計算,計算方法見MAX1951數據手冊。

  下面是DM642數據手冊里對DSP電源電容分布的要求:
In order to properly decouple the supply planes from system noise, place as many capacitors (caps) as possible close to the DSP. Assuming 0603 caps, the user should be able to fit a total of 60 caps, 30 for the core supply and 30 for the I/O supply. These caps need to be close to the DSP power pins, no more than 1.25 cm maximum distance to be effective. Physically smaller caps, such as 0402, are better because of their lower parasitic inductance. Proper capacitance values are also important. Small bypass caps (near 560 pF) should be closest to the power pins. Medium bypass caps (220 nF or as large as can be obtained in a small package) should be next closest. TI recommends no less than 8 small and 8 medium caps per supply (32 total) be placed immediately next to the BGA vias, using the "interior" BGA space and at least the corners of the "exterior".
Eight larger caps (4 for each supply) can be placed further away for bulk decoupling. Large bulk caps (on the order of 100 μF) should be furthest away (but still as close as possible). No less than 4 large caps per supply (8 total) should be placed outside of the BGA.
  綜上:DSP芯片附近電源電容需求如下:
  0402封裝1nF電容16*2
  0603封裝0.1uF電容8*2
  10uF瓷片電容2*2
  220uF鉭電容2*2
  上面組合應可滿足DSP芯片電源對C、ESR、ESL需求。因采用高頻開關電源,鉭電容應當可以不焊,視調試情況決定是否保留。(后經樣板調試驗證可以去掉全部鉭電容)                                                                                             
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板凳
ID:1 發表于 2015-1-13 01:44 | 只看該作者
JD642時鐘設計:
  因為時鐘為高易失效元件,所以對系統能造成致命影響的晶體或晶振用的越少越好,合理的時鐘優化可以很大的提高系統的可靠性。
  整個系統時鐘需求如下:
  1)50M晶振為DSP提供系統時鐘,同時為CPLD提供主時鐘。CPLD由此50M時鐘源產生兩路25M時鐘分別送到ICS512(為DSP提供EMIF所需的133M時鐘)和網絡接口芯片LXT971。
  2)串口擴展芯片16C2550使用11.0592M晶體。
  3)視頻輸入芯片TVP5150使用14.31818M晶體。
  4)視頻輸出芯片SAA7105使用27M基頻晶體。



  因為CPLD距DSP較遠,50M時鐘走線較長,經仿真使用50歐終端并聯匹配,匹配電阻靠近DSP時鐘管腳(時鐘線遠端)輸入端,50M時鐘線使用10mil寬度,P片厚度為8mil(阻抗接近50歐)。(因為遠端信號會比近端好,而DSP對時鐘占空比要求相對CPLD要高,所以把DSP放在遠端,CPLD緊靠近時鐘--50M晶振在CPLD下方。因為DSP時鐘和CPLD時鐘相位沒有要求,所以布線可以長一些,有終端匹配的話信號會沒有問題的。)                                                                                             


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地板
ID:1 發表于 2015-1-13 01:49 | 只看該作者
JD642系統框圖及空間分配:
系統框圖如下:


EMIF接口空間分配如下:
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5#
ID:1 發表于 2015-1-13 01:54 | 只看該作者
JD642 CPLD部分設計

  選用AlteraCPLD EPM3064ATC100。內部64個宏單元,1250可用邏輯門,最大可用IO數為66pin,應用GCLK最高頻率為222.2MH。系統使用到的對應管腳信號及功能見下表:
CPLD管腳分配及功能說明
信號名稱
IO類型
功能及邏輯描述
備注
空間選擇:
CE[0..3]
I
DSP外部空間片選信號。
SDRAMCE0選通,其它為CE1選通
CE2配合EA[20..22]FLASH頁高地址控制
CE3預留擴展用,可實現對更大容量FLASH的兼容。
EA[19..22]
I
DSP外部存儲器地址高4bit。
EA22用于區分FLASH和串口,并且配合CE2EA6選擇FLASH其它存儲空間,以及控制報警音頻選擇,控制報警開關量輸出及備用擴展輸出。
EA6
I
串口A、B選擇
0選擇A口,為1選擇B
SDWE#
I
EMIF寫允許
透傳得到EWE#信號
SDCAS#
I
EMIF讀允許
SDRAS#或邏輯生成WRE#信號
SDRAS#
I
EMIF輸出允許
SDCAS#或邏輯生成WRE#信號
TDOE#
O
8bit數據位通道開關
DSP CE1透傳得到,CE1無效時關斷
FLASHA[19..22]
O
FLASH地址高4bit
DSP只能尋址1M,其中FLASH與串口各占512k。FLASH最高地址由CPLD配合CE2的高地址寫操作選擇。
CSFLASH#
O
FLASH片選信號
DSPCE1EA22選擇
CSSA#、CSSB#
O
串口A、B選擇
DSPCE1EA22EA6選擇
ERE#
O
外部存儲器讀允許信號
DSPSDCAS/ARESDRAS/AOE邏輯得到
EWE#
O
外部存儲器寫允許信號
DSPSDWE/AWE透傳得到
看門狗及復位
RST_SYS#
I
看門狗芯片復位輸出信號
用于參與邏輯生成各芯片復位信號
WDI
O
清看門狗計數器信號
DSP0x900c xxxx操作或GPIO取反產生清狗信號
PFO#
I
電源電壓過低報警
5V供電電壓低于4V時出現低電平。參與邏輯生成各芯片復位信號
REST_DSP#
O
DSP復位信號
DSP復位時間可以單獨調整
REST
O
高電平復位信號輸出
16C2550高電平復位
REST#
O
低電平復位信號輸出
其它芯片復位信號
中斷處理
INTA
I
串口芯片中斷信號
高電平有效
INTB
I
串口芯片中斷信號
高電平有效
GPIO4(INTS0#)
O
串口中斷0
發送給DSPINTA取反得到,DSPGPIO4
GPIO5(INTS1#)
O
串口中斷1
發送給DSP,INTB取反得到,接DSPGPIO5
其它信號
CLK50M
I
50M時鐘輸入
有源晶振一驅二,一路到DSP,一路到CPLD GCLK1輸入端
CLK25LXT
O
網口芯片25M時鐘
提供給LXT971(T觸發器)
CLK25PLL
O
PLL25M時鐘
ICS512生成133M時鐘
FLASHWP#
O
FLASH寫保護
輸出低電平時禁止寫FLASH,用于程序代碼保護
LED[1..0]
O
LED指示燈
調試或維護使用,由DSPGPIO[7..6]透傳得到(LED0為心跳顯示)
GPIO6GPIO7
I
DSP通用IO
用于控制LED并清看門狗
GPIO[9…12]
I
DSP通用IO
GPIO9控制485收發,其余備用
ALM_Q
O
報警開關量控制
輸出到連接板的開關量(OC)。最大上拉電平為9V,灌電流為500mA
ALM_S
O
報警音頻輸出
輸出控制蜂鳴器
RESV
O
預留擴展輸出
ALM_Q
RT485
O
485收發模式選擇
GPIO9透傳得到
  系統共計使用23個輸入腳,25個輸出腳。報警聲調部分可能需要宏單元比較多,時鐘源為50M時鐘?赡苄枰20-30個宏單元,其他部分需要宏單元較少,總共應不超過55個宏單元。選擇EPM3064能滿足設計需求。
  元件數據手冊里沒有芯片管腳名稱,需到www.altera.com下載封裝及引腳信息。                                                                                            
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6#
ID:1 發表于 2015-1-13 01:57 | 只看該作者
最后看看關于此項目的仿真:http://www.zg4o1577.cn/bbs/dpj-30593-1.html
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